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行業(yè)百科
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半導(dǎo)體外延

    硅及鍺硅外延工藝在現(xiàn)代集成電路制造中應(yīng)用十分廣泛,概括起來(lái)主要包括:
    1.硅襯體外延:硅片制造中為了提高硅片的品質(zhì)通常在硅片上外延一層純凈度更高的本征硅,或者在高攙雜硅襯底上生長(zhǎng)外延層以防止器件的閂鎖(latch up)效應(yīng)。
    2.異質(zhì)結(jié)雙極晶體管(Hetero-junction Bipolar Transistor,簡(jiǎn)稱HBT)基區(qū)(base)異質(zhì)結(jié)SiGe外延:其原理是在基區(qū)摻入Ge組分,通過(guò)減小能帶寬度,從而使基區(qū)少子從發(fā)射區(qū)到基區(qū)跨越的勢(shì)壘高度降低,從而提高發(fā)射效率,因而,很大程度上提高了電流放大系數(shù)。在滿足一定的放大系數(shù)的前提下,基區(qū)可以重?fù)诫s,并且可以做得較薄,這樣就減少了載流子的基區(qū)渡越時(shí)間,從而提高期間的截止頻率(Cut-off Frequency),這正是異質(zhì)結(jié)在超高速,超高頻器件中的優(yōu)勢(shì)所在。
    3.CMOS源(source)漏(drain)區(qū)選擇性Si/SiGe外延:進(jìn)入90nm工藝時(shí)代后,隨著集成電路器件尺寸的大幅度減少,源漏極的結(jié)深越來(lái)越淺,需要采用選擇性外延技(SEG)以增厚源漏極(elevated source/drain)來(lái)作為后續(xù)硅化(silicide)反應(yīng)的犧牲層( sacrificial layer),從而降低串聯(lián)電阻,有報(bào)道稱這項(xiàng)技術(shù)導(dǎo)致了飽和電流(Idsat)有15%的增加。而對(duì)于正在研發(fā)中的65/45nm技術(shù)工藝,有人采用對(duì)PMOS源漏極刻蝕后外延SiGe層來(lái)引入對(duì)溝道德壓應(yīng)力(compressive stress),以提高孔穴(hole)的遷移率(mobility),據(jù)報(bào)道稱實(shí)現(xiàn)了飽和電流(Idsat)35%的增加。
    4.應(yīng)變硅(strain silicon)外延:在松弛(relaxed)的SiGe層上面外延Si,由于Si跟SiGe晶格常數(shù)失配而導(dǎo)致Si單晶層受到下面SiGe層的拉伸應(yīng)力(tensile stress)而使得電子的遷移率(mobility)得到增大,而Idsat得增大意味著器件響應(yīng)速度的提高,這項(xiàng)技術(shù)正成為各國(guó)研究熱點(diǎn)。

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